Первый митап российского Альянса RISC-V. При поддержке YADRO

  Переглядів 5,687

Истовый Инженер

Истовый Инженер

День тому

15 апреля в Санкт-Петербурге и онлайн прошел первый митап российского Альянса RISC-V. Обсудили последние новости RISC-V International, погрузились в поддержку RISC-V в Linux, рассмотрели применение P-расширения для алгоритмов цифровой обработки сигналов и обсудили матричные расширения RISC-V. В составе спикеров представители Syntacore, CloudBEAR, YADRO и Сбер.
00:00 - Старт эфира, можно проматывать
03:00 - Вступительное слово (Антон Афанасьев, ведущий подкаста «‎Битовые маски»)
04:13 - Новости RISC-V International (Сергей Якушкин, Syntacore)
18:01 - Обзор поддержки RISC-V в Linux: особенности загрузки и поддерживаемые расширения (Сергей Матюкевич, Syntacore)
54:54 - Вопросы докладчику
1:05:20 - Перерыв, можно проматывать
1:32:04 - Применение P-расширения системы команд RISC-V для алгоритмов цифровой обработки сигналов (Дмитрий Захаров, CloudBEAR)
1:50:36 - Вопросы докладчику
2:04:54 - Матричные расширения RISC-V: где, когда, куда, откуда, почему, зачем и как (Валерия Пузикова, YADRO)
2:32:06 - Вопросы докладчице
2:39:52 - Некоторые наблюдения и выводы из анализа производительности доступных на рынке RISC-V-серверов (Дмитрий Петроченко, Сбер)
2:54:25 - Вопросы докладчику и завершение митапа
Подробности о событии: engineer.yadro.com/risc-v-mee...

КОМЕНТАРІ: 8
@ruslanzalata
@ruslanzalata 18 днів тому
Какой минимальный комплект функционала SBI необходимо реализовать, чтобы запустилось ядро 6.x ? Может ли SBI поддерживать только консоль и таймер ?
@pitman716
@pitman716 21 день тому
Попробую ответить на вопрос про не выровненный доступ к памяти, поправите если ошибусь. Fast, slow - эта характеристика реализации аппаратного не выровненного доступа к памяти когда он реализован в железе Emulated - аппаратной реализации нет, но есть генерация исключения на такой доступ и уже в обработчике этих исключений производится нужное действие путем комбинации нескольких операций с выровненным доступом. Получается как бы программная реализация этой фичи. Unknown - аппаратной реализации нет, генерации исключений на такие операции нет. Результат может быть любым. Мелкие контроллеры WCH не умеют в генерацию такого исключения. Компилятор должен подобные операции разбивать на выровненные чтобы все работало.
@bobahu4
@bobahu4 21 день тому
Так сложилось, что эмуляция ( при отсутствии аппаратной поддержки) идет в M-mode, и она медленная. Отсюда и возникает вопрос в четком отличии slow от emulated. т.к. emulated оно тоже весьма slow. Или slow подразумевается - быстрее emulated, но медленнее fast ? непонятно
@pitman716
@pitman716 17 днів тому
@@bobahu4 Надо посмотреть что говорит по этому поводу стандарт. Могу предположить что fast это когда нет доп.задержек в тактах при таком доступе, slow - операция по времени будет дольше чем в выровненном варианте. emulated - тут понятно, все программно, в М режиме с запретом прерываний в этот момент, очень медленно. одну запись придется разбивать на несколько операция чтения/записи.
@Salabar_
@Salabar_ 14 днів тому
@@bobahu4 Emulated - это перехват исключения. Требует сброса конвеера. Slow - это когда невыровненный доступ генерит несколько последовательных микроопераций. Занимает много ресурсов у планировщика, но не дороже, чем просто написать то же самое в коде. А fast - это когда микрооперация одна. Усложняет планировщик и AGU, зато в reorder buffer будет влезать больше реальных инструкций. Всё это моя гипотеза.
@alexloktionoff6833
@alexloktionoff6833 21 день тому
Сокращение количества исполняемых инструкций это не аргумент. Само понятие RISC в свое время возникло из уменьшения множества команд, сложные команды можно реализовывать через элементарные без потери производительности. Если мы тупо начинаем сокращать количество исполняемых инструкций это путь обратно в CISC, ну попутно еще распухания ядра процессора транзисторами и кода компилятора.
@Salabar_
@Salabar_ 14 днів тому
RISC - это в первую очередь про инструкции с переменным временем исполнения, чтобы проще было строить конвеер. Если команда делает дофига всего за раз, но исполняется за один такт, то RISC это не противоречит.
@mimimizhka
@mimimizhka 22 години тому
На самом деле, тебе не обязательно использовать все инструкции при проектировании своего чипа. Risk v предоставляет большой набор разных пакетов с инструкциями, и ты можешь для своего проекта взять только те пакеты, которые необходимы именно для твоего чипа. К примеру, если ты собираешь микроконтроллер, тебе не обязательно использовать пакет с флотами, или векторными вычислениями. А если ты собираешь cpu для сервера то тебе ненужно использовать пакет для преобразования аналогового сигнала, чтение с портов… В этом и философия risk v, ты берешь только то что тебе надо. А не как в арм, где чтобы сделать микроконтроллер тебе обязательно нужно взять несколько тысяч инструкций в зависимости от серии, и не важно что для твоего чипа нужно только 5% из всех этих инструкций.
Операционные системы / Linux / Zephyr / HAL и BSP / ARC-V
1:51:08
Истовый Инженер
Переглядів 5 тис.
Помилка,  яку зробило військове керівництво 🙄
01:00
Радіо Байрактар
Переглядів 409 тис.
😨Новая Война в GTA 5 Online #shorts
00:40
King Dm
Переглядів 1,3 млн
Повістки у Києві: «Яке право вони мають забирати всіх мужиків?» #війна #мобілізація #військові
00:41
Слідство.Інфо | Розслідування, репортажі, викриття
Переглядів 1,7 млн
Российские процессоры
19:07
C3D Labs Россия
Переглядів 11 тис.
NixOS - Полный Разбор: Nixpkgs, Flakes, home-manager
27:55
Which Phone Unlock Code Will You Choose? 🤔️
0:12
Game9bit
Переглядів 6 млн
Игровой ноутбук за 100тр в МВИДЕО
0:58
KOLBIN REVIEW
Переглядів 45 тис.
ИГРОВОЙ ПК от DEXP за 37 тысяч рублей из DNS
27:53
Ремонтяш
Переглядів 392 тис.